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systEmvErilog

systemverilog 其实就是 verilog 一个更新的版本, 发布于21世纪初。 其中增加了一些新的语句,特点。 systemverilog 可以直接写RTL代码, 如果代码里都是组合逻辑的话(always_comb), 就是可综合的

+:表示由8*i向上增长8位,也就是(8*i+7 : 8*i)

结果应该没什么区别。 可以自己仿真跑一下。

1)能将扩展类句柄赋值给基类句柄 2)不能将基类句柄赋值给扩展类句柄,如果要赋值,则需要用cast来转换 3)个人认为是为了方便又灵活地调用同时存在于基类和扩展类中的方法(函数、任务)

特权同学(吴厚航)写的东西值得一读,很少废话,适合入门。它的配套光盘里有每个实验的代码,楼主可以好好看看亲手调调。但是fpga入门除了了解fpga的架构外,更重要的是掌握HDL语言,目前比较流行的是VHDL和verilog,当然国外已经开始流行syste...

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